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課程介紹

本課程重點(diǎn)講解了DDR3_Gbps高速差分SIPI設(shè)計(jì)，幫助電子行業(yè)工程技術(shù)人員提高在PCB布線和信號分析方面的專業(yè)技能，為企業(yè)培養(yǎng)優(yōu)秀的SI工程師，提高產(chǎn)品質(zhì)量和可靠性，增強(qiáng)產(chǎn)品在國內(nèi)國際的市場競爭力。

本課程重點(diǎn)不是“書本上的理論”，而是“工程中該怎么做、為什么這樣做”。

既要了解“這個(gè)地方有這個(gè)問題”，又要知道“這個(gè)問題工程上這樣處理”。

緊扣工程設(shè)計(jì)講解關(guān)鍵知識點(diǎn)，拒絕枯燥的理論堆積，實(shí)用為主,直觀形象，便于工程師接受。

課程受益

實(shí)戰(zhàn)應(yīng)用、真正解決問題，方便落實(shí)！明白為什么，更清楚怎么做！

通過本課程的學(xué)習(xí)你可以在硬件設(shè)計(jì)，硬件測試，PCB設(shè)計(jì)，SI設(shè)計(jì)，PI設(shè)計(jì)等方面的能力有質(zhì)的飛躍，本課程的內(nèi)容幫助你成為業(yè)界頂尖的工程師

參加對象

硬件設(shè)計(jì)工程師，硬件測試工程師，PCB設(shè)計(jì)工程師，EMC工程師，PI工程師，SI工程師，項(xiàng)目經(jīng)理，技術(shù)支持工程師，研發(fā)主管,研發(fā)總監(jiān),研發(fā)經(jīng)理,測試經(jīng)理,系統(tǒng)測試工程師。

課程大綱

第一部分：DDR3高速并行SIPI設(shè)

1、DDR3 接口 SI/PI 設(shè)計(jì)內(nèi)容

² DDR3 接口介紹

² DDR3 接口信號電源要求

² DDR3 接口SI/PI 設(shè)計(jì)包含哪些內(nèi)容？

² 如何評價(jià)DDR接口信號質(zhì)量？

² 導(dǎo)致眼圖惡化的因素

² 時(shí)序分析ABC

² 影響時(shí)序的因素

² Timing Budget 示例

2、DQ/DQS 信號組

² 了解SSTL的脾氣

² ODT和ZQ calibration

² 走線阻抗：50歐？ 45歐？ 40歐？ …………

² 間距控制：1.5X ? 2X ? 2.5X ? …………

² 如何優(yōu)化Ron、Z0、ODT組合

² 影響時(shí)序的因素分析

² 扇出長度問題

² 走線中途過孔的處理

² 怎樣規(guī)劃層疊和參考平面？

3、ADDR/CMD/CNTL_CLOCK信號組

² 常用拓?fù)浣Y(jié)構(gòu)及端接

² 摸透Fly-by 結(jié)構(gòu)的脾氣

² 鏈中容性負(fù)載的影響

² 容性負(fù)載補(bǔ)償

² VTT 上拉電阻的選擇

² 主干線長度、DDR區(qū)域分段長度、尾巴長度等的影響

² 驅(qū)動器封裝引起的波形變化

² DDR芯片封裝引起的信號惡化

² DDR芯片扇出過孔的影響

² DDR芯片扇出長度的影響

² Fly-by 結(jié)構(gòu)中不同位置的眼圖特點(diǎn)

² Fly-By結(jié)構(gòu)綜合優(yōu)化

² Fly-By結(jié)構(gòu)的等長設(shè)置

² Timing Budget： 示例

² 影響jitter的因素分析

² T拓?fù)渑c端接

4、DDR3接口電源設(shè)計(jì)

² VDD/VDDQ電源設(shè)計(jì)

² VTT電源設(shè)計(jì)

² VREF電源設(shè)計(jì)

5、信號質(zhì)量及時(shí)序優(yōu)化要點(diǎn)

² 如何選擇阻抗

² 層疊設(shè)置必須注意的問題

² Date lane優(yōu)化要點(diǎn)

² ADDR/CMD/CNTL/CLK優(yōu)化要點(diǎn)

² DDR3接口布線優(yōu)化要點(diǎn)

² VDD/VDDQ電源設(shè)計(jì)要點(diǎn)

² VTT電源設(shè)計(jì)要點(diǎn)

² VREF電源設(shè)計(jì)要點(diǎn)

6、DDR3 接口仿真方法

² 仿真設(shè)置關(guān)鍵點(diǎn)

² 如何解讀仿真結(jié)果

² 信號質(zhì)量仿真、演示

² 眼圖質(zhì)量仿真、演示

² 時(shí)序仿真、演示

第二部分：Gbps高速差分SIPI設(shè)計(jì)

1、高速差分設(shè)計(jì)8個(gè)關(guān)鍵控制點(diǎn)

² 高速差分互連系統(tǒng)結(jié)構(gòu)

² 眼圖關(guān)鍵特征參數(shù)解讀

² 高速差分設(shè)計(jì)8個(gè)關(guān)鍵控制點(diǎn)

2、S參數(shù)及TDR

² 理解S參數(shù)

² 利用S參數(shù)提取信息

² 利用S參數(shù) debug

² 反射與TDR

² TDR 分辨率

3、耦合干擾問題

² 同層線間串?dāng)_

² 層間串?dāng)_

² 孔與孔的耦合干擾

² 回流路徑引起的耦合干擾

² 通過電源系統(tǒng)產(chǎn)生耦合干擾

² 各種耦合干擾的規(guī)避措施

4、抖動問題

² 引起抖動的常見因素

² 耦合干擾如何影響抖動

² ISI 如何影響抖動

² AC耦合電容如何影響抖動

² 阻抗不連續(xù)如何影響抖動

² 參考平面如何影響抖動

² 電源噪聲如何影響抖動

² 差分對配置如何影響抖動

² 差分不對稱性影響抖動

5、差分、共模的轉(zhuǎn)換

² 詳解模態(tài)轉(zhuǎn)換

² 模態(tài)轉(zhuǎn)換對眼圖質(zhì)量的影響

² 解決模態(tài)轉(zhuǎn)換問題的各種措施

6、互連通道阻抗優(yōu)化

² 阻抗連續(xù)性優(yōu)化內(nèi)容

² 過孔研究及優(yōu)化

² 金手指焊盤特性及優(yōu)化

² AC耦合電容焊盤優(yōu)化

7、電源優(yōu)化設(shè)計(jì)

² 摸透磁珠濾波器的脾氣

² L型還是PI型

² 負(fù)載之間的電源干擾

² 優(yōu)化電源樹結(jié)構(gòu)

² 電源樹優(yōu)化示例

² SERDES接口模擬電源設(shè)計(jì)要點(diǎn)

8、交流答疑

于老師

博士 著名實(shí)戰(zhàn)型信號完整性設(shè)計(jì)專家

多年大型企業(yè)工作經(jīng)歷，目前專注于為企業(yè)提供信號完整性設(shè)計(jì)咨詢服務(wù)。擁有《信號完整性揭秘--于博士SI設(shè)計(jì)手記》 《Cadence SPB15.7 工程實(shí)例入門》等多本學(xué)術(shù)及工程技術(shù)專著。錄制的《Cadence SPB15.7 快速入門視頻教程（60集）》深受硬件工程師歡迎。

近20年的高速電路設(shè)計(jì)經(jīng)驗(yàn)，專注于高速電路信號完整性系統(tǒng)化設(shè)計(jì)，多年來設(shè)計(jì)的電路板最高達(dá)到28層，信號速率超過12Gbps，單板內(nèi)單電壓軌道電流最大達(dá)到70安培，電路板類型包括業(yè)務(wù)板卡、大型背板、測試夾具、工裝測試板等等，在多個(gè)大型項(xiàng)目中對技術(shù)方案和技術(shù)手段進(jìn)行把關(guān)決策，在高速電路信號完整性設(shè)計(jì)方面積累了豐富的經(jīng)驗(yàn)。

曾主講100多場信號完整性設(shè)計(jì)、信號完整性仿真等課程。曾為HP，Rothenberger，Micron，東芝，Amphenol，Silan，Siemens，聯(lián)想，中興，浪潮，方正，海信，中電38所，中電36所，京東方，中航613所，北京微視，上海國核自儀，航天2院25所，中科院微電子所，上海先鋒商泰，無錫云動，廈門飛華環(huán)保等多家企業(yè)及科研院所提供咨詢及培訓(xùn)服務(wù)。公開課及內(nèi)訓(xùn)企業(yè)覆蓋了通信電子、醫(yī)療器械、工業(yè)控制、汽車電子、電力電子、雷達(dá)、導(dǎo)航、消費(fèi)電子、核工業(yè)等多個(gè)行業(yè)

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在線報(bào)名：DDR3_Gbps高速差分SIPI設(shè)計(jì)(北京)